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Encoding:
Internet Message Format  |  1996-08-05  |  3.2 KB
  1. Path: raven.inka.de!not-for-mail
  2. From: jw@raven.inka.de (Josef Wolf)
  3. Newsgroups: comp.sys.m68k
  4. Subject: Re: Reset-configuration on 68332 ?
  5. Date: 6 Apr 1996 13:54:58 +0200
  6. Organization: PPC Germersheim (Germany), raven on the wire
  7. Message-ID: <4k5m2i$ab@raven.inka.de>
  8. References: <4j3v26$8o@raven.inka.de> <315847EF.2EAB@telogy.com> <a58$ACAsQPYxEwNf@prbarnes.demon.co.uk>
  9. NNTP-Posting-Host: raven.inka.de
  10. X-Newsreader: NN version 6.5.0 #4 (NOV)
  11.  
  12. In <a58$ACAsQPYxEwNf@prbarnes.demon.co.uk> Peter Barnes <peter@prbarnes.demon.co.uk> writes:
  13. >In article <315847EF.2EAB@telogy.com>, Christine Price
  14. ><cprice@telogy.com> writes
  15. I wrote:
  16. >>> IMHO this description conflicts with the recommended circuit on page 8-12.
  17. >>> The data bus confguration is driven during the 512 clocks. In the 10-cycle
  18. >>> period the bus is left floating. At the end of the 10-cycle period the
  19. >>> (floating) bus is latched. IMHO the bus should be latched at the _start_
  20. >>> of the 10 clocks to ensure the bus is latched while the configuration
  21. >>> is driven actively.
  22. >>> 
  23. >>> Where is the bug? In the chip? In the docs? Or should I go and buy a good
  24. >>> book about how to design a reset-cirquit?
  25. >>This is a good question...I just designed a circuit and based my pulling
  26. >>of the data bus low totally on the RESET* line.  I used a device that
  27. >>would go back to tri-state as soon as RESET* is de-asserted.  But, 
  28. >>according to the specs, RESET* itself will be floating for 10 clock 
  29. >>cycles and my reset circuit maynot behave properly.
  30.  
  31. /RESET won't be floating since it have a pull-up.
  32.  
  33. >     I think that there may be a little misunderstanding of the reset
  34. >function. /RESET from the CPU is a bi-directional signal. This allows an
  35. >external reset to hit the cpu but also allows the RESET instruction to
  36. >hit the /RESET line (to reset peripherals etc.).
  37.  
  38. [ Description of the reset-operation deleted ]
  39.  
  40. The problem is not with the reset-line. /RESET will go high at the end of
  41. the 512 clocks.    At this point the circuit shown on page 8-12 will let the
  42. data bus floating (for 10 cycles). According to the description on
  43. page 8-7 the data bus configuration will be latched at the _end_ of
  44. the 10 cycle-period.
  45.  
  46. So the timing is:
  47.                                     at this point the data bus won't
  48.                                     be driven any more
  49.                                     v
  50. RESET*    __________________________|----------|-----------
  51. DATA BUS  ==========================|**********|xxxxxxxxxxx
  52.                   512 clocks        |  10 clks |
  53.                                                ^
  54.                                                here the cpu will catch
  55.                                                the configuration
  56.  
  57. ======= data bus is driven by the circuit on page 8-12
  58. ******* data bus is left floating
  59. xxxxxxx normal data bus operarion begins
  60.  
  61. >     No data should be latched by the cpu unless another signal has
  62. >validated the latch (DSACK,E,IACK,WR etc) so  the concern over the
  63. >early/late latching is probably of no concern IF normal bus interface
  64. >logic has been implemented (very low on 68332).
  65.  
  66. Note that _not_ the normal bus operation is my problem but the configuration
  67. of the SIM by the state of the data bus pins _during_ reset.
  68.  
  69. Greetings
  70. -- 
  71. -- Josef Wolf -- jw@raven.inka.de -- Germersheim, Germany --
  72.